4
Khi nào nên sử dụng STD_LOGIC trên BIT trong VHDL
Sự khác biệt giữa việc sử dụng: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; và ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; Những hạn chế của việc sử dụng BIT so với STD_LOGIC và ngược lại là gì? Họ hoàn …
9
vhdl