Kỹ thuật phổ biến nhất để xử lý kích thước khối bộ nhớ cache trong hệ thống phân cấp bộ đệm bao gồm nghiêm ngặt là sử dụng các khối bộ đệm có cùng kích thước cho tất cả các cấp bộ đệm mà thuộc tính bao gồm được thực thi. Điều này dẫn đến chi phí thẻ lớn hơn nếu bộ nhớ đệm cấp cao hơn sử dụng các khối lớn hơn, không chỉ sử dụng diện tích chip mà còn có thể làm tăng độ trễ vì bộ nhớ đệm cấp cao hơn thường sử dụng quyền truy cập theo giai đoạn (nơi các thẻ được kiểm tra trước khi phần dữ liệu được truy cập). Tuy nhiên, nó cũng đơn giản hóa thiết kế phần nào và giảm dung lượng lãng phí từ các phần dữ liệu không sử dụng. Không cần một phần lớn các khối 64 byte chưa sử dụng trong các khối bộ nhớ đệm 128 byte để bù đắp cho hình phạt khu vực của thẻ 32 bit bổ sung. Ngoài ra, hiệu ứng khối bộ nhớ cache lớn hơn của việc khai thác vị trí không gian rộng hơn có thể được cung cấp bằng cách tìm nạp trước tương đối đơn giản,
Một kỹ thuật ít phổ biến hơn chia khối bộ nhớ cache thành các cung. Có kích thước khu vực giống như kích thước khối cho các bộ nhớ đệm cấp thấp hơn sẽ tránh được vấn đề làm mất hiệu lực ngược quá mức vì mỗi khu vực trong bộ nhớ đệm cấp cao hơn có bit hợp lệ riêng của nó. (Việc cung cấp tất cả siêu dữ liệu trạng thái mạch lạc cho mỗi khu vực thay vì chỉ hợp lệ có thể tránh sử dụng băng thông ghi ngược quá mức khi ít nhất một khu vực trong một khối không bị bẩn / sửa đổi và một số chi phí liên kết [ví dụ: nếu một khu vực ở trạng thái chia sẻ và một khu vực khác thì ở trạng thái độc quyền, việc ghi vào khu vực ở trạng thái độc quyền có thể không liên quan đến lưu lượng truy cập mạch lạc — nếu sử dụng tính năng rình mò thay vì tính nhất quán của thư mục].)
Việc tiết kiệm diện tích từ các khối bộ nhớ đệm được phân loại đặc biệt đáng kể khi các thẻ nằm trên chip xử lý nhưng dữ liệu lại nằm ngoài chip. Rõ ràng, nếu bộ lưu trữ dữ liệu có diện tích tương đương với kích thước của chip xử lý (điều này không phải là không hợp lý), thì các thẻ 32 bit với khối 64 byte sẽ chiếm khoảng 16 (~ 6%) diện tích bộ xử lý trong khi 128- khối byte sẽ chiếm một nửa. (POWER6 + của IBM, được giới thiệu vào năm 2009, có lẽ là bộ xử lý gần đây nhất sử dụng thẻ trên chip xử lý và dữ liệu ngoài bộ xử lý. Lưu trữ dữ liệu trong DRAM nhúng mật độ cao hơn và thẻ trong SRAM mật độ thấp hơn, như IBM đã làm, phóng đại điều này hiệu ứng.)
Cần lưu ý rằng Intel sử dụng "dòng bộ nhớ cache" để chỉ đơn vị nhỏ hơn và "khu vực bộ nhớ cache" cho đơn vị lớn hơn. (Đây là một lý do tại sao tôi sử dụng "khối bộ nhớ cache" trong phần giải thích của mình.) Sử dụng thuật ngữ của Intel, sẽ rất bất thường khi các dòng bộ nhớ cache có kích thước khác nhau giữa các cấp bộ nhớ cache bất kể các cấp đó hoàn toàn bao gồm, hoàn toàn độc quyền hay được sử dụng một số chính sách bao gồm khác.
(Loại trừ nghiêm ngặt thường sử dụng bộ nhớ cache cấp cao hơn làm bộ nhớ cache nạn nhân, nơi các trục xuất từ bộ nhớ cache cấp thấp hơn được chèn vào bộ nhớ cache cấp cao hơn. Rõ ràng, nếu kích thước khối khác nhau và không sử dụng sectoring, thì việc trục xuất sẽ yêu cầu phần còn lại khối lớn hơn sẽ được đọc từ một nơi nào đó và bị vô hiệu nếu có trong bộ nhớ cache cấp thấp hơn. [ Về mặt lý thuyết , loại trừ nghiêm ngặt có thể được sử dụng với việc bỏ qua bộ nhớ cache không linh hoạt trong đó việc loại bỏ L1 sẽ bỏ qua L2 và đi đến L3 và các lần bỏ sót bộ nhớ cache L1 / L2 sẽ chỉ là phân bổ cho một trong hai L1 hoặcL2, bỏ qua L1 cho các truy cập nhất định. Gần nhất với điều này đang được triển khai mà tôi biết là việc Itanium bỏ qua L1 cho các truy cập dấu phẩy động; tuy nhiên, nếu tôi nhớ lại chính xác, L2 đã bao gồm L1.])