Câu hỏi được gắn thẻ «vhdl»

Ngôn ngữ mô tả phần cứng VHDL (VHSIC (Mạch tích hợp tốc độ rất cao)) là ngôn ngữ mô tả phần cứng được sử dụng trong tự động hóa thiết kế điện tử để mô tả và thiết kế các hệ thống kỹ thuật số như mảng cổng lập trình trường và mạch tích hợp.

1
Mô phỏng một băng ghế thử nghiệm đơn giản với lõi ROM tổng hợp
Tôi hoàn toàn mới đối với thế giới của FPGA và nghĩ rằng tôi sẽ bắt đầu với một dự án rất đơn giản: bộ giải mã 4 đoạn 4 bit. Phiên bản đầu tiên tôi đã viết hoàn toàn bằng VHDL (về cơ bản là một tổ hợp duy …
4
Làm thế nào để tránh chốt trong quá trình tổng hợp
Tôi muốn thiết kế một khối logic tổ hợp bằng VHDL, nhưng đôi khi kết quả tổng hợp có chứa một chốt không chủ ý. Những hướng dẫn mã hóa nào tôi cần phải tuân theo để tránh bộ tổng hợp suy ra các chốt? Ví dụ: trong đoạn mã …
9 vhdl 
2
Là hàm nhân ma trận-vector trong VHDL song song?
Tôi có hàm VHDL sau đây nhân một ma trận mxn đã cho abằng một vectơ nx1 b: function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c : integer_vector(m-1 downto 0) := (others => 0); begin for i in 0 to m-1 loop for j …
9 fpga  vhdl  matrix 
3
Nhấn cùng một hàng phím cùng một lúc
Tôi đang thiết kế một bàn phím trong VHDL. Mọi thứ hoạt động tốt khi chỉ một phím duy nhất được nhấn. Tôi đang quét từng cột để bấm phím trong máy trạng thái và khi không nhấn phím nào, đó là điều kiện pin4pin6pin7pin2 = "0000"tôi chuyển sang trạng …
4
SystemC vs HDL
Tôi hiện đang tham gia vào một dự án đại học để thực hiện bộ xử lý của một bộ hướng dẫn hiện có. Ý tưởng là vào cuối dự án, tôi sẽ có thể tổng hợp thiết kế này và chạy nó trong một đồ họa. Mọi thứ đang …
9 verilog  vhdl  design  hdl  systemc 
2
Thiết kế Logic Logic
Tôi biết rằng các công ty khác nhau có định nghĩa khác nhau cho các chức danh công việc, nhưng nói chung, "thiết kế logic" có giống với "thiết kế mạch kỹ thuật số" không?
9 vhdl  verilog 
2
Cách thực hiện bộ nhớ ánh xạ IO
Tôi đang mô tả một hệ thống trong VHDL. Hệ thống này đã chứa bộ xử lý, bộ điều khiển DDR SDRAM và bộ điều khiển VGA. VGA đọc các pixel từ SDRAM (đã được xác thực và chứng minh trong FPGA). Mặc dù VGA và SDRAM đã liên lạc …
2
Việc sử dụng 'sự kiện trong vhdl là gì?
Trong mã vhdl cho bộ đếm đồng bộ, tôi đã thay thế phần sau process(clock) begin if(clock'event and clock='1')then count <= count + 1; end if; end process với process(clock) begin if(clock='1')then count <= count + 1; end if; end process kết quả vẫn như cũ. Vậy thì tại sao …
7 vhdl 
2
Tạo đồng hồ thích hợp cho các bài kiểm tra VHDL
Trong nhiều băng ghế thử nghiệm tôi thấy mô hình sau đây để tạo đồng hồ: process begin clk <= '0'; wait for 10 NS; clk <= '1'; wait for 10 NS; end process; Trong các trường hợp khác tôi thấy: clk <= not clk after 10 ns; Cái sau …
7 vhdl 
Khi sử dụng trang web của chúng tôi, bạn xác nhận rằng bạn đã đọc và hiểu Chính sách cookie và Chính sách bảo mật của chúng tôi.
Licensed under cc by-sa 3.0 with attribution required.