Kỹ thuật điện verilog

9

Đã khóa . Câu hỏi này và câu trả lời của nó bị khóa vì câu hỏi không có chủ đề nhưng có ý nghĩa lịch sử. Nó hiện không chấp nhận câu trả lời hoặc tương tác mới. Tôi còn hai tuần nữa để hoàn thành khóa học thiết …

11 fpga design vhdl verilog

3

Có một mẫu thiết kế kiểu nào khác cho RTL tổng hợp không?

Đối với phần mềm, cuốn sách Các mẫu thiết kế là một tập hợp các mẫu để thực hiện những điều phổ biến trong phần mềm và nó cung cấp cho các học viên phần mềm thuật ngữ chung để mô tả một số thành phần họ cần tạo. Có …

11 vhdl verilog best-practice

3

Làm cách nào để cắt bớt độ rộng bit của biểu thức trong Verilog?

Hãy xem xét một biểu thức như: assign x = func(A) ^ func(B); trong đó đầu ra của func rộng 32 bit và x là một dây 16 bit. Tôi muốn chỉ gán 16 bit thấp nhất của xor kết quả. Tôi biết đoạn mã trên đã làm điều đó, …

11 verilog

1

ý nghĩa của biểu tượng đường ống là gì | trước một biến

Tôi đang phân tích một số mã Verilog và tìm thấy một cái gì đó như wire z = |a & b; trong khi mô phỏng mã hoạt động giống như wire z = a & b; vì vậy tôi đã tự hỏi ý nghĩa của |biểu tượng (ống) là …

10 verilog

2

Cách so sánh hai số (lưới, biến, hằng) trong Verilog

Tôi chưa quen với Verilog và muốn tìm hiểu cách so sánh hai số. Ví dụ: hãy so sánh một tham số hoặc reg (giả sử a) với số 2 (2'b10). Làm thế nào điều này sẽ được viết trong Verilog?

10 verilog

4

Sử dụng cả hai cạnh của đồng hồ

Tôi đang lập trình một Altera Cyclone IV bằng Verilog và Quartus II. Trong thiết kế của tôi, tôi muốn sử dụng cả hai cạnh của đồng hồ để tôi có thể phân chia đồng hồ theo một yếu tố kỳ lạ với chu kỳ nhiệm vụ 50%. Đây là …

10 fpga verilog intel-fpga

3

Đồng hồ lệch là gì, và tại sao nó có thể là âm?

Trình biên dịch HDL của tôi (Quartus II) tạo các báo cáo thời gian. Trong đó, các nút có cột "đồng hồ lệch". Định nghĩa duy nhất về độ lệch của đồng hồ tôi tìm thấy là trong tài liệu TimeQuest (xem trang 7-24): Để chỉ định thủ công độ …

10 fpga verilog clock intel-fpga

3

Trình mô phỏng VerilogA miễn phí [đã đóng]

Đã đóng cửa. Câu hỏi này không đúng chủ đề . Nó hiện không chấp nhận câu trả lời. Bạn muốn cải thiện câu hỏi này? Cập nhật câu hỏi để nó thuộc chủ đề cho Trao đổi ngăn xếp kỹ thuật điện. Đóng cửa 5 năm trước . Có …

10 verilog development-tools simulation

3

Công cụ tổng hợp Verilog miễn phí chung?

Có bất kỳ công cụ tổng hợp mã nguồn mở hoặc miễn phí nào có thể chuyển đổi Verilog RTL thành một netlist cổng chung không? (bao gồm NAND, NOR, XOR, D-flops / thanh ghi chung, v.v. Không yêu cầu tối ưu hóa.). Nếu không phải là ngôn ngữ đầy …

10 verilog synthesis

4

Sự khác biệt giữa RTL và phiên bản hành vi

Ai đó có thể cho tôi biết sự khác biệt giữa mã RTL và mã Verilog hành vi không? Có bất kỳ ranh giới cắt rõ ràng giữa các thiết kế ở hai cấp độ này?

10 digital-logic verilog vhdl hdl

2

PIC12F675 GP4 không hoạt động

Tôi đang sử dụng PIC12F675 cho một dự án và mọi thứ đều hoạt động tốt, ngoại trừ một điều. GP4 không hoạt động như IO kỹ thuật số. Tôi đã xem xét các cấu hình và mã rất nhiều, nhưng không thể tìm thấy bất cứ điều gì. Cấu …

9 pic c embedded programming audio oscillator spark dc-dc-converter boost charge-pump eagle analog battery-charging failure humidity hard-drive power-supply battery-charging charger solar-energy solar-charge-controller pcb eagle arduino voltage power-supply usb charger power-delivery resistors led-strip series usb bootloader transceiver digital-logic integrated-circuit ram transistors led raspberry-pi driver altium usb transceiver piezoelectricity adc psoc arduino analog pwm raspberry-pi converter transformer switch-mode-power-supply power-electronics dc-dc-converter phase-shift analog comparator phototransistor safety grounding current circuit-protection rcd batteries current battery-operated power-consumption power-electronics bridge-rectifier full-bridge ethernet resistance mosfet ltspice mosfet-driver ftdi synchronous fifo microcontroller avr atmega atmega328p verilog error modelsim power-supply solar-cell usb-pd i2c uart

4

SystemC vs HDL

Tôi hiện đang tham gia vào một dự án đại học để thực hiện bộ xử lý của một bộ hướng dẫn hiện có. Ý tưởng là vào cuối dự án, tôi sẽ có thể tổng hợp thiết kế này và chạy nó trong một đồ họa. Mọi thứ đang …

9 verilog vhdl design hdl systemc

3

Có cách nào để kích hoạt một cách có điều kiện một lỗi thời gian biên dịch trong Verilog không?

Tôi có một mô-đun tham số hóa trong verilog, trong đó các tham số là tốc độ xung nhịp và tốc độ làm mới, được sử dụng để tính toán có bao nhiêu chu kỳ không hoạt động được chèn giữa các trường hợp của một hoạt động lặp lại. …

9 verilog

3

Làm thế nào tôi có thể tạo một tệp hình ảnh sơ đồ khối sơ đồ từ verilog?

Tôi muốn tạo một sơ đồ của một hệ thống phân cấp mô-đun Verilog cụ thể cho thấy các khối được kết nối với các khối khác. Giống như công cụ Debsch / Verdi nschema của Novas '/ Springsoft hoặc bất kỳ công cụ EDA nào cung cấp trình duyệt …

9 vhdl verilog

2

Thiết kế Logic Logic

Tôi biết rằng các công ty khác nhau có định nghĩa khác nhau cho các chức danh công việc, nhưng nói chung, "thiết kế logic" có giống với "thiết kế mạch kỹ thuật số" không?

9 vhdl verilog

Câu hỏi được gắn thẻ «verilog»