Kỹ thuật điện verilog

2

Sự khác biệt giữa >> và >>> trong phiên bản?

Sự khác biệt giữa >>và >>>trong phiên bản verilog / hệ thống là gì? Tôi biết rằng ==các thử nghiệm chỉ cho 1 và 0, trong khi ===các thử nghiệm cho 1, 0, X, Z. Vậy nó giống với toán tử shift như thế nào?

8 verilog system-verilog data-operator

3

Tại sao độ trễ không thể được tổng hợp trong Verilog?

Tôi đã luôn luôn đọc rằng sự chậm trễ được khai báo trong mã RTL không bao giờ có thể được tổng hợp. Chúng chỉ dành cho mục đích mô phỏng và các công cụ tổng hợp hiện đại sẽ bỏ qua các khai báo chậm trễ trong mã. Ví …

8 verilog vlsi system-verilog asic

4

Phát hiện các thanh ghi không được thiết lập lại

Khi viết Verilog, tôi sử dụng nhiều "linters" sẽ đưa ra lỗi và cảnh báo. Đây là trình giả lập của tôi (ModelSim), trình biên dịch của tôi (Quartus II), cùng với một kẻ nói dối (Verilator). Cùng nhau, tôi có phạm vi bảo hiểm tốt cho những cạm bẫy …

8 fpga verilog

2

Tại sao Verilog này giảm 30 macrocell và hàng trăm điều khoản sản phẩm?

Tôi có một dự án tiêu thụ 34 macrocells của Xilinx Coolrunner II. Tôi nhận thấy tôi có một lỗi và theo dõi nó xuống: assign rlever = RL[0] ? 3'b000 : RL[1] ? 3'b001 : RL[2] ? 3'b010 : RL[3] ? 3'b011 : RL[4] ? 3'b100 : RL[5] ? …

8 verilog xilinx programmable-logic

3

Làm thế nào là các câu lệnh Verilog luôn luôn được triển khai trong phần cứng?

alwaysTuyên bố Verilog , cụ thể là always @(/* condition */) /* block of code */ thực hiện block of codebất cứ khi nào conditionhài lòng. Làm thế nào là một alwayskhối như vậy được thực hiện trong phần cứng?

8 verilog

1

Tín hiệu nối n lần trong Verilog

Đưa ra một tín hiệu wire [7:0] dummy, làm thế nào tôi có thể nối nó nlần? Đó là, có một ký hiệu cho những điều sau đây: {dummy, ..., dummy} // n times ?

8 verilog

1

Tạo Đồng hồ 100 Hz từ Đồng hồ 50 MHz trong Verilog

Tôi có một bảng DE0 với đồng hồ 50 Mhz mà tôi đang cố gắng giảm xuống 100 Hz trong Verilog. Bất cứ ai có thể giúp tôi với mã để làm điều này?

7 fpga verilog

4

Tại sao các GPU có chốt khi chúng gần như không bao giờ được sử dụng?

Câu hỏi này là một câu hỏi tiếp theo của câu hỏi hiện có: "Khi nào sử dụng chốt tốt hơn so với dép xỏ ngón trong một fpga hỗ trợ - cả hai" . Nếu việc sử dụng các chốt trong đồ họa của FPGA bị giới hạn trong …

7 fpga verilog vhdl xilinx intel-fpga

1

Tạo số ngẫu nhiên n bit trong Verilog

Tôi có thể dễ dàng tạo một số lượng ngẫu nhiên 32 bit chiều rộng trong Verilog bằng cách sử dụng $random. Có cách nào để tạo ra một số nbit chính xác (nói n = 70) không? Tôi đoán rằng tôi có thể ghép nhiều số ngẫu nhiên 32 …

7 verilog

2

Máy phát VerART UART gửi byte theo thứ tự

Tôi có mã Verilog sau đây sẽ gửi 8 byte tới cổng nối tiếp sau khi nhấn nút. Vấn đề là, các byte được gửi không theo thứ tự như tôi mong đợi. Ví dụ: nếu tôi gửi các byte 0xDE, 0xAD, 0xBE, 0xEF, 0xDE, 0xAD, 0xBE, 0xEF - PC …

7 fpga verilog uart

2

Xác minh ASIC Tôi có cần xác minh tất cả các kết hợp có thể không?

Tôi hiện đang thực hiện Xác minh hộp đen ASIC. Giả sử tôi có một mô-đun với 200 cổng đầu vào với chiều rộng 12 bit mỗi cổng và một cổng đầu ra có chiều rộng 64 bit. Hãy nói, bên trong tinh khiết của nó. [11:0] +------------+ inputport 0 …

7 asic lithium microcontroller opto-isolator ttl mains accelerometer sampling fft cellphone mobile sensor analog dc photodiode pnp arduino relay solid-state-relay audio verilog counter synthesis arduino transistors npn digital-logic linux jtag led current design signal power-supply voltage-regulator switch-mode-power-supply atx microcontroller adc multimeter voltage-divider vhdl iphone fuses microcontroller identification microcontroller avr pwm arduino power msp430 xbee transistors digital-logic measurement capacitance microcontroller programming cortex-m3 audio switches analog ac amplifier device history power control-system voltage heat hard-drive cases physical-design digital-logic voltage-measurement xbee pir battery-charging resistors heat fpga dac transformer emc shielding power fpga programmable-logic microcontroller batteries battery-charging multimeter repair hdl computer-architecture connector ethernet pinout

2

Sự khác biệt giữa reg và dây sau khi tổng hợp là gì?

Giả sử tôi có hai mã này: module wire_example( a, b, y); input a, b; output y; wire a, b, y; assign y = a & b; endmodule và cái thứ hai là: module reg_combo_example( a, b, y); input a, b; output y; reg y; wire a, b; always @ …

7 verilog synthesis

3

Làm thế nào để gán giá trị cho cổng hai chiều trong Verilog?

Tôi đang cố gắng sử dụng cổng hai chiều trong Verilog để tôi có thể gửi dữ liệu nhận qua nó. Vấn đề của tôi là khi tôi cố gắng gán một giá trị cho cổng bên trong một tác vụ, nhưng tôi cứ bị lỗi. Đâu là cách chính …

7 verilog hdl

4

Triển khai trình bổ sung khác nhau

Tôi đang kết hợp một ALU, mà tôi muốn tổng hợp trên một FPGA. Bộ cộng mang theo phía trước là bộ bổ sung được nhiều người chọn sử dụng thay vì bộ cộng mang gợn. Tuy nhiên, một ý nghĩ thoáng qua tâm trí tôi. Các bộ cộng mang …

7 fpga verilog speed optimization

5

Tập thể dục dựa trên cuốn sách để học Verilog / vhdl?

Tôi đã lên kế hoạch học một HDL (tốt nhất là phiên bản vì tôi phải tham gia một khóa học về nó trong các học kỳ tiếp theo). Kế hoạch ban đầu của tôi là đầu tiên học cú pháp và sau đó thực hiện tất cả các hệ …

7 vhdl verilog hdl

Câu hỏi được gắn thẻ «verilog»